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CHAPTER 7 16-BIT TIMER/EVENT COUNTERS 0 AND 1
User’s Manual U15905EJ2V1UD
237
Figure 7-16. Cycle Measurement Operation Timing Example
0001H
0000H
0001H
0000H
FFFFH
D0
D1
D2
D3
D2
D1
D0
(D1
D0) × t
(D3
D2) × t
{(10000H
D1) + D2} × tNote
t
Count
clock
TMn
register
INTPn0
(input)
CCn0
register
INTCCn0
interrupt
INTOVFn
interrupt
No overflow
Overflow occurs
No overflow
Clear
Count start
Note
When an overflow occurs once.
Remarks 1. D0 to D3: TMn register count values
t: Count clock cycle
2. In this example, the valid edge of the INTPn0 input has been set to both edges (rising and falling).
3. n = 0, 1
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